抢进上端供电，芯片制造新王牌

16 个范内部结构设计层，每条从 30 nm 到 280 nm。然后在其最上层还有另外两个“巨型磁病态”层，极少可用设备器件和安放本体连接起来器。

一旦die被完全仿造和切削，微管控器就都会被滑动过来（使其已是倒装微管控器），这样微管控器就可以与外界无线电通信。这个滑动将所有连接起来器（设备和资料）放入微管控器的直到现在下方，而二极管再一位处微管控器的上端。一旦掌握了倒装微管控器仿造核反应心技术，微管控器自动化和加波就变得引人注意易于，因为自动化应用软件可以轻松访问最极为重要的二极管层。与此同时，那些波的小门（gates）也变得引人注意紧邻微管控器的加波器，从而可以相对较易地将波量从微管控器里传祚现出。

然而，后端供电该系统的优点在于，这理论上的设备和接收机线都位处微管控器的同两端。红线都须要向下穿过 15 层以上才能祚现出发二极管，同时还要内斗更为重要的维度并相互诱发阻碍。引人注意是对于的设备，这常常大人物，因为沿着这些电话线的电阻都会导致输入设备的阻抗回升，这被特指 IR Drop/Droop 效应。

在微管控器仿造的大部分在历史上里，这并不是一个大弊端。但就像微管控器付诸的许多其他多方面一样，随着微管控器外观上材质的加大，这个弊端变得越来越相对来说。后端频率终端不会相对来说的硬病态管制，但毕竟每一代微管控器都越来越难加大，这个弊端早已变得来得大（或者愈来愈相符地说，来得低廉）而只能克服。

这将我们带到了右下供电该系统。如果在微管控器的同两端同时输入接收机和设备都会导致弊端，为什么不将两者分开呢？所谓，这于是以是右下供电该系统所要克服的弊端，法则是将所有设备连接起来旋转到微管控器的另两端。

对于 Intel 的 PowerVia 拟定这一法则论，Intel 仅仅是将微管控器倒置，并切削打碎完全所有只剩的石墨，直到它们祚现出发二极管层的下方。到时，微微管控器随后都会在微管控器的另两端付诸可用供电该系统的磁病态层，十分完全相同于他们在此之前在微管控器于是以面付诸它们的方内部结构设计。再一结果是，微微管控器再一得到了本质上是双面微管控器，两端终端用电，另两端收发接收机。

从理论上（以及微微管控器的篇文章）来看，迁移到 BS-PDN 再一有几个必要。首先，这对简化微管控器的在内部结构上具备极为重要制约。我们同一天都会讲述微微管控器的具体书面声明和辨认祚现出，但这里须要一般来说的是，它意味着微微管控器受到管制其 M0 磁病态层的较低密度。Intel 4 + PowerVia 的检测路由器意味着 36 nm 每条，而不是在 Intel 4 上要求 30 nm 每条。这从本体简化了整个微管控器最多样和低廉的管控流程，将其回滚到愈来愈相似intel 7 工艺技术的材质。

BS-PDN 也准备好好为微管控器给予一些适度的精度改写。通过愈来愈从本体的方内部结构设计变长二极管的频率终端路径第二大限度抵消 IR Droop 效应，从而好处地向二极管层终端频率。将所有这些的设备从接收机层里取祚现出也可以进一步提较低它们的精度，从而消除设备阻碍并为微管控器所设计人员给予愈来愈多维度来优化他们的所设计。

否则，所有这一切的代价主要是保住前面提到的付诸后端微管控器的必要。二极管层直到现在大致位处微管控器的里间，而不是末端。这理论上传统习俗的自动化应用软件只能从本体戳穿已未完成微管控器的二极管层来进行检测，而直到现在二极管层和散波服务二者之间有15层大约的接收机线。这些并非只能克服的面对，于是以如微微管控器的篇文章所仔细阐述的那样，而是微微管控器在其所设计里须要克服的弊端。

可仿造病态是之前的发展 BS-PDN 所就其的另一组权衡。在微管控器右下付诸设备层是连续性上并未做过的事，这增加了祚现遇到困难的更进一步。因此，不极少用电终端须要指导，而且还须要在不总体减缓微管控器良率或以其他方内部结构设计减缓微管控器可用病态的情形指导。但是，如果所有这些事都成功了，那么在微管控器右下付诸设备层的额外指导将被并不只需要通过于是以面终端设备所节省的小时和开发成本所抵消。

微微管控器的比如说建议：表征微管控器和单晶 TSV

由于右下供电该系统网路将在适当的时候已是服务业标准化功用，因此我们尽量不来得多关注微微管控器对 BS-PDN/PowerVia 的具体拟定。但直到现在我们早已明白了 BS-PDN 的基础知识，有几个微微管控器特定的拟定细节都有。

首先，微微管控器将要运可用表征微管控器（carrier wafer ）作为其付诸每一次的一部分，以给予微管控器柔病态。在 PowerVia 微管控器的于是以面仿造未完成后，表征微管控器被填充到该微管控器的于是以面，它是一个普通人世界微管控器，以帮助支撑微管控器，而微微管控器将要弄开另一面。由于双面微管控器仿造工艺技术都会磨打碎来得多只剩的石墨微管控器，因此不会多少内部结构石墨可以将整个东西相结合在四人。于是以如微微管控器开玩笑的那样，尽管这是石墨压印，但到最后微管控器上只余下极少量的石墨。

反过来，该表征微管控器在其余下的生命期里几乎是微管控器的一部分。一旦微管控器仿造未完成，微微管控器就可以将键合的表征微管控器切削到所只需的厚度。都有的是，由于表征微管控器位处微管控器的接收机侧，这理论上它在二极管和加波器二者之间假定另一层材料。微微管控器更佳波传递的核反应心技术毕竟了这一点，但对于习惯于在微管控器上端安装二极管的 PC 爱好者来说，这将是一个关键性巨大变化。

微微管控器拟定 BS-PDN 的另一个都有的细节是运可用 TSV 来进行设备器件。在 PowerVia 里，微管控器的二极管层里有单晶级 TSV（极好地命来由 Nano TSV）。这与服务业开拓者 IMEC 之前在学术研究其 BS-PDN 的挖出内部结构设计设备双线形成对比。

总而言之，虽然设备双线几乎须要向上和绕过二极管层来载运用电，但运可用 TSV 可以让用电愈来愈从本体地载运到二极管层。对于微微管控器来说，这是他们波衷于透过的一项核反应心技术劣势，因为它避免了须要所设计和可用挖出内部结构设计设备双线所只需的终端。

Blue Sky Creek：Intel 4 + PowerVia检测微管控器

为了对 PowerVia 来进行检测并祚然它按期望指导，微微管控器的核反应心技术实验室者应用软件是他们特指 Blue Sky Creek 的微管控器。

Blue Sky Creek 由来 Intel 的 Meteor Lake 平台，运可用两个基于 Intel Crestmont CPU 方的 E-cores die。Intel 在这里运可用 Crestmont 的理由有两个：首先，它最初是为 Intel 4 所设计的，使其已是移植到 Intel 4 + PowerVia 工艺技术的一个很好的都有。其次，因为 E-cores 并不大；四核反应检测鼹鼠片的材质极少为33.2mm² (4mm x 8.3mm)，这使得它们在检测多样病态和并不只需要在实验室工艺技术路由器上实际生产厂大型鼹鼠片二者之间赢得了良好的适度。

微微管控器并不会来得多关注 Blue Sky Creek 里 E 核反应的精度。但他们毕竟注意到所设计kHz在 1.1v 时是 3GHz。

从愈来愈大的相反来看，Big Sky Creek 的假定是微微管控器减缓在同一工艺技术路由器里带入两项关键性核反应心技术进步的安全病态的宏伟构想的一部分——这个弊端对微微管控器过于雄心勃勃的 10 单晶合作开发构想遭受很大的打击(Intel 7) 制程路由器。

于是以如该日本公司在 2022 年阐述的那样，在这两种核反应心技术里，PowerVia 被并不认为是两者里安全病态愈来愈较低的。祚现出于这个理由，微微管控器将为 PowerVia 合作开发一个临时检测路由器，使他们需要独立于 RibbonFET 合作开发该核反应心技术。再一，如果 PowerVia 的合作开发不会按期望来进行，微微管控器几乎可以来进行 RibbonFET 合作开发，并推祚现出不会 PowerVia 的微管控器。

祚现出于十分完全相同的理由，您不会在 VLSI 代表大都会上见到来得多关于微微管控器 RibbonFET 的讨论。虽然这对日本公司来说是一项极为重要核反应心技术，但对微微管控器来说连续性上是称许的。该日本公司甚至不会已是第一家运用于 GAAFET 核反应心技术的微管控器厂，因此虽然 RibbonFET 毕竟面临着自己的面对，但微微管控器不须要像他们对 PowerVia 那样准备好任何安全病态加剧方式而。

PowerVia 实践：微微管控器辨认祚现出 IR Drop进一步提较低 30%

深入学术研究微微管控器 PowerVia 篇文章的结果，该日本公司在全都量化的基础上对 Blue Sky Creek 的结果来进行了该系统病态，学术研究了从微管控器较低密度到精度先到散波的方多方面面。

从微管控器较低密度开始，下面是微微管控器为其检测微管控器合作开发和仿造的较低成本 (HP) 库各别的形状，以及这些各别与等效的intel 4 各别相对如何。；也，之前的发展 PowerVia 使微微管控器受到管制了最重要 M0 磁病态层的每条，将其从 30 nm 扩大到 36 nm。路由器的其他主要参数，例如鲤每条和接触多晶石墨每条 (CPP) 分别保持完全一致在 30 nm 和 50 nm。

然而，这些巨大变化，舍弃微微管控器将运可用里的鲤片数目从 3 个进一步提较低到 2 个的能力，导致连续性电池愈来愈小。起先了 PowerVia，微微管控器需要将库倾斜度从微微管控器 4 上的 240 单晶减缓到 210 单晶。并且 CPP 保持完全一致在 50 单晶连续性，这理论上连续性各别材质进一步提较低了 12.5%，尽管不会运可用一个于是以内部结构设计的“稀疏”路由器。

同时，此次官方也让我们对两款微管控器所就其的总八层有了一个年底的明白。标准化的 Intel 4 微管控器在两端有 15 层舍弃先分摊层 (RDL)，而 PowerVia 检测微管控器在接收机（前）侧有 14 层，另外 4 层舍弃 RDL 在设备（后）边。这是 3 层的净频率，因此有数就微微管控器的检测微管控器而言，它在运可用的总八层多方面愈来愈加多样。但另一多方面，所有这些新层都位处微管控器的设备侧，它们都相对较大且易于仿造。这就是为什么微微管控器并不认为与并不只需要仿造 30 nm 每条的 M0 层相对，额外的层是一个总和的优点。

这些细胞的较低密度也极其可观。通过之前的发展右下供电该系统，微微管控器需要透过 E 核反应心各别里一个较稀疏点内 95% 的维度。不幸的是，Intel 不会给祚现出 Intel 4 上 E 核反应的可比较十六进制，但总的来说，运可用率并不会那么较低。

至于 E 核反应的日立精度，于是以如期望的那样，PowerVia 祚着减缓了 IR Doop。与Intel 4 可用的 E 核反应相对，微微管控器测得其检测微管控器的回升进一步提较低了 30%，而在实际微管控器凸点水平下回升甚至进一步提较低了 80% (5 倍)。

这种干净的用电载运反过来又进一步提较低了微管控器的计算精度和能效。除了因电阻损失的较低能量进一步提较低而从本体进一步提较低成本外，运可用 PowerVia 核反应心技术付诸 E 内核反应还将内核反应的第二大kHz (fMax) 进一步提较低了 6%。微微管控器不会给予愈来愈详细的解释为什么这都会进一步提较低他们的偏移反应速度，但我知悉这与实际祚现出发二极管本身的愈来愈较低阻抗有关，从而使它们的偏移kHz愈来愈较低一些。

虽然 6% 的偏移反应速度提升并不是一个巨大的收益，但它本质上是一项借此进一步提较低微管控器可仿造病态的核反应心技术的“折扣”改写。以前，微微管控器之前在努力赢得愈来愈小的偏移反应速度改写。

引人入胜的是，微微管控器毕竟辨认祚现出更进一步 IR Droop 值在所有 E 核反应里各不相同。尽管标准化 Intel 4 微管控器在所有 4 个内核反应上都有极其完全一致的压差，但检测微管控器的压差在 60 mV 和 80 mV 二者之间，具体取决内核反应。由于这是一份学术研究成果，微微管控器并未深入研究其产品制约，但推论量产微管控器具备或多或少广泛的可变病态，这似乎理论上我们都会在今后的产品里愈来愈加看重首选/主核反应。

所以 PowerVia/BS-PDN 可以指导。但微微管控器能否大规模生产厂它？无误也是称许的。

根据 Intel 的说法，他们的实验室病态 Intel 4 + PowerVia 工艺技术路由器的优点较低密度极少比 Intel 4 工艺技术本身（早已在 HVM 里）低四分之二大约。这理论上不极少优点较低密度低到需要在短期内来进行大规模生产厂，而且如果微微管控器将这个特定路由器扩大到生产厂规模，它们的微管控器产量将与意味着的非 PowerVia intel 4 微管控器完全相同，必只需两个四季。

或多或少，Intel 报告称，基于 PowerVia 工艺技术付诸的二极管与 Intel 4 工艺技术的二极管更加完全相同。在这种情形，这是一件恐怕，因为这理论上这些二极管不会做祚现出制约精度或微管控器可用病态的意外事。就此而言，微微管控器还指祚现出，他们在检测微管控器上不会检视到与设备相关的可用病态违规，这断定尽管设备终端发生了关键性巨大变化，但右下设备终端的带入并未导致微管控器设备终端该系统的可用病态减缓.

虽然微微管控器不会回避具体控制措施来减轻二极管层不先位处倒装微管控器上端的波制约，但该日本公司面世的资料断定他们回避的加剧控制措施是成功的.

当针对 Intel 4 微管控器的波鼓动曲线绘成时，Intel 的检测微管控器示范了更加完全相同的波鼓动曲线。也就是说，在给定的频率水平下，诱发的熔点与 Intel 4 微管控器完全一致。于是以如您似乎从微微管控器的图表里注意到的那样，他们甚至之前对微管控器来进行一个单位馈送，以模拟愈来愈较低的波负载，好处地表征波鼓动曲线，并确保波图像不会在愈来愈较低的波较低密度下挥发。

；也，散波/加波是右下供电该系统的两大产品级面对之一。将二极管安放在微管控器里间并不会给微管控器加波助长任何必要，但微微管控器坚信他们早已制定了必要的加剧方式而，使 PowerVia 微管控器与传统习俗的后端仿造倒装微管控器保持完全一致完全一致。

这些加剧控制措施也适可用自动化，这是 BS-PDN 的另一个面对。微微管控器合作开发了一套更进一步和改写过的自动化核反应心技术来管控微管控器的两面直到现在都在运可用的事实。同时，重述微微管控器篇文章的摘要“由于微管控器两面都假定磁病态化，机件自动化和优点可避免很多样”，再一，微微管控器需要合作开发祚现出必要的应用软件。

引人入胜的是，微微管控器甚至在微管控器所设计里安放了一些“复活节彩蛋”优点，以便为微微管控器的实验室者开发团队给予一些半控制的优点。据微微管控器称，他们的实验室者开发团队运可用他们的 PowerVia 自动化应用软件辨认祚现出了所有这些蛋，第二大限度祚然这些自动化每一次的有效病态。

总结一下，在下周的 VLSI 代表大都会在此之前，微微管控器指祚现出了一个更加有说服力的案例，断定他们的 PowerVia 右下供电该系统核反应心技术合作开发于是以走到在于是以确的水星上。在这多方面，顺利完成并列车运行多样的检测微管控器是一件大事，因为拥有可糅合的实际资料和经验是朝着厂家仿造见下文核反应心技术迈祚现出的极为重要一步，同时示范了微微管控器迄今为止将要满足他们积极的微管控器厂的发展目的。

再一，就受到冲击势头和似乎再度打败石墨压印的业务话语权而言，PowerVia 似乎是微微管控器第二大的胜败关头。如果微微管控器需要兑现其希望，该日本公司预期在地面部队右下供电该系统多方面有数比三星电子和三星集团连赢两年——这理论上有数须要两年小时才能赢得该核反应心技术的开发成本和精度劣势。三星电子多方面预期在 2026 年底或 2027 年初的 N2P 路由器在此之前不会地面部队右下设备，而现今唯不于是以确三星集团何时来进行自己的过渡。

至于微微管控器，如果一切之前按构想来进行，微微管控器将在 2024 年开始运可用 PowerVia 来进行厂家生产厂，到时该日本公司构想将其intel 20A 和intel 18A 工艺技术完全折扣。第一个运可用该核反应心技术推祚现出的消费级微管控器将是微微管控器的 Arrow Lake 方，这将是付诸在 20A 路由器上的将来酷睿产品。

三星电子的右下供电该系统必只需

按照三星电子在此之前的美联社，日本公司将都会在 2026 年面世的N2P工艺技术首创Nanosheet GAA 二极管并比如说右下设备双线核反应心技术。

在其 2023 年核反应心技术座谈都会上，三星电子暗示其 N2P 的右下 PDN 将通过进一步提较低 IR Drop和更佳接收机，将精度进一步提较低 10% 至 12%，并将范内部结构设计之内进一步提较低 10% 至 15%。当然，直到现在这种劣势在具备稀疏供电该系统网路的较低成本 CPU 和 GPU 里都会愈来愈加相对来说，因此将其移到后受制于它们来说意义关键性。

Backside PDN 是三星电子 N2P 仿造核反应心技术的一部分，将于 2026 年底或 2027 年初退居 HVM。

关于如何拟定PDN，三星电子并不会来得多的暗示。但在2020年的核反应心技术座谈都会上，三星电子介绍了其3D IC芯片核反应心技术SoIC，据相关美联社，这是他们付诸PDN的一个很极为重要的也就是说准备好。都从，一个零下die to die的键合核反应心技术给予die二者之间的日立连接起来和物理学连接起来。左图叙述了可用的微管控器贴装选项——即不约而同、受制于背和多样的组合，最主要似乎录入其他微管控器区块的侧对侧组装。

对于不约而同侧向，上端鼹鼠片的右下分派接收机和 PDN 先地理分布层。或者，SoIC 方上端的第三个die可可用付诸接收机和 PDN 先分摊层以芯片凸块——同一天将叙述 TSMC 运可用三层指针的所设计检测用例。

die #2 里的石墨通孔 (TSV) 为die #1 的接收机和设备给予日立连接起来。电介质通孔 (TDV：through-dielectric via ) 可用在小得多的die #2 本体的半径区域里芯片和die #1 二者之间的连接起来。

规划向 SoIC 鼹鼠片的供电该系统须要回避下述几个主因：

每个die的有数频率（常常是die #1 是较低成本、较低频率管控各别的可能）TSV/TDV 电磁场管制与每个die密切相关的各有不同设备域

左图突祚现出辨识了“每个设备/接地凸点的 TSV 数目”的所设计选项。为了进一步提较低 IR Drop并检视通过 TSV 的电磁场管制，一个 TSV 阵列似乎是恰当的——例如，图里辨识了多达 8 个 TSV。（辨识了 FF 和 SS 角的范例。）

美联社强调，SoIC 合作开发的一项最重要指导是与整个接收机和 PDN 的凸点、焊盘和 TSV/TDV 位置分摊相关的并行工程。

上图突祚现出辨识了为 PDN 合作开发 TSV 该系统设计的一系列规划流程——以不约而同的微管控器贴装该系统设计为例。微管控器二者之间的零碎“普通人世界”焊盘（可用机械稳定病态）被接收机和 PDN TDV 和 TSV 阵列代替。（TSMC 还渴求在 die #1 检测和再一 SoIC 检测二者之间再度运可用样品姆的目的——该目的制约了焊盘和 TSV 位置的分摊。）

还须要仔细必只需 CPU 微管控器和 SRAM 微管控器的 TSV 付诸，以满足 IR 目的，而不会对连续性微管控器资料交换较低密度诱发不利于制约。

三星集团的右下供电该系统建议

据韩媒TheLec 在去年的美联社称，三星集团于是以构想运可用一种来由 Backside Power Supply Network (BSPDN) 的核反应心技术来合作开发 2nm。

三星集团所长 Park Byung-jae表示，在代工的产品，核反应心技术将要从较低 k 磁病态电容器直角 FET 的发展到 FinFET，先到 MBCFET，先到直到现在的 BSPDN。

FinFET，以前被特指3D二极管，是10nm代工工艺技术的发展每一次里的最重要微管控器所设计核反应心技术。电容器在三个侧面突入电流走到廊，能避免电流泄漏。但最近之前的发展10nm下述的工艺技术理论上 FinFET 还不够。

三星集团推祚现出了紧挨电流走到廊的四边紧挨电容器 (GAA) 核反应心技术。该日本公司比如说了仅仅的单晶片而不是单晶线，并将该核反应心技术特指 MBCFET。BSPDN与此各有不同，不该愈来愈多地思考为三星集团、微微管控器和三星电子运可用的chiplet所设计的演变。chiplet 不是在单个微管控器上应用来自一家日本公司的程序中，而是连接起来来自各有不同日本公司、运用于各有不同程序中仿造的各种微管控器。

也特指 3D-SoC，它还相结合了范内部结构设计和存储器。与后端供电该系统网路各有不同，BSPDN 透过后端；于是以面将具备范内部结构设计功用，右下可用供电该系统或接收机终端。BSPDN 作为一个法则论于 2019 年在 IMEC 上首次指祚现出。2021 年的 IEDM 上还示范了一篇重述该核反应心技术的 2nm 篇文章。

该篇文章在日文里特指 SRAM 宏和运可用 2nm 工艺技术后端资料交换的范内部结构设计所设计和优化，确信与 FSPDN 相对，BSPDN 的精度进一步提较低了 44%，频率成本进一步提较低了 30%。该篇文章指祚现出，将供电该系统网路等功用移至微管控器右下，可以克服极少运可用于是以面引致的终端拥塞弊端。

imec对PDN的看法

据imec美联社，一些微管控器仿造商早已官方宣布在2nm 及下述核反应心技术路由器的范内部结构设计 IC里带入右下供电该系统网路。这是单晶片二极管赢得令人满意的时候。然而，新颖的终端核反应心技术可可用之内广泛的二极管方。Imec 的路线图预见了它在新技术核反应心技术路由器里的带入，以及 6T 标准化各别里的单晶片二极管。与 BPR 的相结合将第二大限度将标准化cell倾斜度推至 6T 下述。

但应用领域不极少极少受到限制 2D 单微管控器 IC：它还有望进一步提较低3D 片上该系统的精度（3D SOC）。普通人一下 3D-SOC 付诸，其里一些或所有存储器宏被安放在上端鼹鼠片里，而范内部结构设计被安放在下方鼹鼠片里。在核反应心技术多方面，这可以通过将“范内部结构设计微管控器”的种该系统于是以面填充到“存储微管控器”的种该系统于是以面来付诸。在此该系统设计里，两个微管控器的零碎右下直到现在位处 3D-SOC 该系统的本体。我们直到现在可以回避透过“范内部结构设计微管控器”的“自由”右下来为耗电大的核反应心范内部结构设计电路供电该系统。这可以通过与为 2D SOC 同意的相同的方内部结构设计来未完成。主要区别是：这样一来的普通人世界延展微管控器——在此之前带入是为了使微管控器变薄——直到现在被第二个种该系统微管控器（在单单里为存储微管控器）代替。

尽管这种所设计唯未通过实验室拟定，但从 IR 压差相反来进行的年底病态评估更加令人鼓舞。运可用低级路由器学术研究每一次所设计发行版 (PDK) 在范内部结构设计上的存储器分区所设计上实验室者了所指祚现出的克服建议。运可用 nTSV 和 BPR 拟定右下供电该系统网路辨识祚现出可喜的结果：与传统习俗的于是以面供电该系统相对，下方鼹鼠片的平均和每秒钟 IR 压差进一步提较低了 81% 和 77%。这使得右下供电该系统已是低级 CMOS 路由器里 3D IC 供电该系统的理想必只需。

对于 2D 和 3D 所设计，通过在右下比如说特定设备（例如 I/O 或 ESD 设备），可以将透过微管控器右下的法则论扩展到其他功用。例如，Imec 将右下管控与付诸 2.5D（即柱状）磁病态-绝缘体-磁病态电容器 (MIMCAP) 相适应，主要用途去耦电容器。2.5D MIMPCAP 将电容较低密度进一步提较低了 4 到 5 倍，从而进一步更佳了 IR 压差。结果由来用实验室资料校准的 IR 压差利用计算机方。

在imec看来，今后的微管控器很似乎都会打破通过后端供电该系统的传统习俗。具备右下磁病态、挖出内部结构设计设备双线和 nTSV 的右下供电该系统网路在减缓 IR 压差、释放 BEOL 器件冲击和改写标准化cell倾斜度图像多方面辨识祚现出相对来说的劣势。BPR录入、微管控器键合、微管控器减薄和nTSV工艺技术等最重要工艺技术流程将要逐步完善，为更进一步器件核反应心技术带入新技术的范内部结构设计核反应心技术路由器和今后的3D SOC做准备好。

请注意

[1] X. She, A. Q. Huang, O. Lucia, and B. Ozpineci, “Review of silicon carbide power devices and their applications,” IEEE Trans. Ind. Electron., vol. 64, no. 10, pp. 8193–8205, 2017.

[2] K. Sobe, T. Basler, and B. Klobucar, “Characterization of the parasitic turn-on behior of discrete CoolSiC™ MOSFETs,” in PCIM Europe, 2019.

[3] P. Sochor, A. Huerner, M. Hell, and R. Elpelt, “Understanding the turn-off behior of SiC MOSFET body diodes in fast switching applications,” in PCIM Europe, 2021.

[4] Z. Chen, D. Boroyevich, and R. Burgos, “Experimental parametric study of the parasitic inductance influence on MOSFET switching characteristics,” in ECCE ASIA, 2010.

[5] J. Wang, H. S.-h. Chung, and R. T.-h. Li, “Characterization and experimental assessment of the effects of parasitic elements on the MOSFET switching performance,” IEEE Trans. Power Electron., vol. 28, no. 1, pp. 573–590, 2013.

[6] K. Wada and M. Ando, “Switching loss ysis of SiC-MOSFET based on stray inductance scaling,” in IEEE IPEC-Niigata 2018 – ECCE Asia, 2018, pp. 1919–1924.

[7] R. Horff, A. Maerz, and M. Bakran, “Analysis of reverse-recovery behiour of SiC MOSFET body-diode - regarding dead-time,” in PCIM Europe, 2015.

[8] P. Sochor, A. Huerner, and R. Elpelt, “Commutation loop design for optimized switching behior of CoolSiC™ MOSFETs using compact models,” in PCIM Europe, 2020.

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